嵌入式系统设计5.ppt
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1、嵌入式系统设计,信息工程学院计算机科学技术系 牛斗 副教授,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介核心:ARM920TCache:6K指令缓存+16K数据缓存内部其他资源:外部存储器控制器MMULCD控制器PWM X 5DMA通道X 4通用I/O口X 117UART X 3外中断X 24IIC总线控制器ADC 8通道10位IIS总线控制器SPI X 2MMC卡接口USB接口触摸屏接口电子日历时钟,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S
2、3C2410A微处理器简介中断控制器:管理55个中断源。包括:定时器:5个+看门狗:1个UART:9个SDI:1个外部中断:24个USB:2个DMA:4个LCD:1个RTC:2个电池故障:1个ADC:2个IIC:1个SPI:2个,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介RTC:实时电子日历时钟全部的时钟功能。包括:年、月、日、时、分、秒32.768KHZ频率中断功能,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介GPI
3、O:通用I/O口117个I/O口引脚。其中24个有中断功能每个I/O口引脚都有复用功能,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介UART:通用异步串行I/O口3通道。每个通道支持中断模式/DMA模式每个通道支持5、6、7、8数据位支持外时钟可编程波特率支持IrDA(红外通信)支持环回模式(可以实现自测试),第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介DMA控制器:4通道每个通道支持:存储器 存储器存储器 I/O口I/
4、O口 存储器I/O口 I/O口,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介A/D转换器和触摸屏通道:8通道(多路复用)精度:10位速度:500KSPS,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介LCD显示器控制器支持扫描模式:4位单扫/双扫、8位单扫支持显示模式:单色 灰度(4级/16级)彩色(256/4096色)支持屏幕尺寸:640 X 480 320 X 240 160 X 160显示缓存:4MB,第五章 嵌入式
5、系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介看门狗定时器16位定时器时间到之后复位/中断,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介IIC总线接口单通道串行、8位数据、双向传输传输速率:标准模式速率:100Kbit/S快速模式速率:400Kbit/S,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介USB接口主设备接口:2个从设备接口:1个标准:US
6、B1.1标准,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介SD接口兼容SD存储卡协议1.0版兼容MMC卡存储协议2.11版接收、发送有FIFO缓冲,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.1 S3C2410A微处理器简介SPI接口兼容SPI协议2.11版接收、发送具有2 X 8移位寄存器方式接收、发送支持中断、DMA模式,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.2 基于S3C2410A微处
7、理器的硬件平台结构1S3C2410A微处理器体系结构图(图5-1/P146),第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.2 基于S3C2410A微处理器的硬件平台结构2基于ARM9微处理器的嵌入式硬件平台体系结构(图5-2/P147)包括:1存储器部分包括:Flash 负责系统启动/系统数据存储器SDRAM作为系统内存2人机交互接口部分包括:液晶接口键盘接口+触摸屏接口3I/O口接口部分包括:GPIO接口A/D、D/A接口4总线接口部分包括:RS-232USB接口、IIS接口等等,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C
8、2410A微处理器的硬件平台体系结构5.1.2 基于S3C2410A微处理器的硬件平台结构S3C2410A微处理器的启动引导第一级引导:系统复位,CPU判断引脚OM1:0状态。如果OM1:0=00则将Flash中前4K内容复制到SDRAM中。并跳转到SDRAM去执行,第五章 嵌入式系统硬件平台与接口设计,5.1 基于S3C2410A微处理器的硬件平台体系结构5.1.2 基于S3C2410A微处理器的硬件平台结构S3C2410A微处理器的启动引导第二级引导:在Flash前4K一般存放Boot Loader(核心部分),当该程序启动后,将初始化SDRAM及Flash控制器,初始化系统总线和其它接口
9、。随后将Boot Loader其它部分复制到SDRAM中,执行Boot Loader引导操作系统、运行其它程序。,第五章 嵌入式系统硬件平台与接口设计,5.2 存储器系统设计5.2.1 存储器系统概述1.存储器系统的层次结构2.高速缓存(Cache)3.内存管理单元,第五章 嵌入式系统硬件平台与接口设计,5.2 存储器系统设计5.2.2 S3C2410A的存储系统设计1.S3C2410A存储器系统的特征1支持大端/小端模式(大端:高地址高字节)2地址空间1GB(256MB X 8 Bank)3每个Bank支持8/16/32位数据总线4其中:固定起始地址的Bank X 7 可变起始地址的Bank
10、 X 15Bank0-Bank5支持ROM/SRAM Bank6-Bank7支持ROM/SRAM FP/EDO/SDRAM(包括刷新、寻址),第五章 嵌入式系统硬件平台与接口设计,5.2 存储器系统设计5.2.2 S3C2410A的存储系统设计1.S3C2410A存储器系统的特征,SRAM(启动),SROM,SROM,SROM,SROM,SROM,SROM/SDRAM,SROM/SDRAM,扩展,nGS1,nGS2,nGS3,nGS4,nGS5,nGS6,nGS7,128M,128M,128M,128M,128M,可选,可选,使用Flash作为启动ROM,第五章 嵌入式系统硬件平台与接口设计,
11、5.2 存储器系统设计5.2.2 S3C2410A的存储系统设计2.存储器的大小端模式当nRESET=“0”时,使用大端模式之后通过ENDIAN寄存器中相应位可以重新定义存储器大小端模式当nRESET=“0”时,BANK0的总线宽度由引脚OM1:0设置OM1OM0启动方式数据宽度00Flash启动0116位总线1032位总线11测试模式其余BANK的总线宽度由寄存器BWSCON中相应位设置,第五章 嵌入式系统硬件平台与接口设计,5.2 存储器系统设计5.2.2 S3C2410A的存储系统设计3.存储器地址引脚连接,第五章 嵌入式系统硬件平台与接口设计,5.2 存储器系统设计5.2.2 S3C2
12、410A的存储系统设计4.典型系统中存储器的分配情况,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.1 串行通信的基本概念1.串行通信的基本概念(单工、半双工、双工)2.异步通信同步:起始位传送单位:字节数据格式:,起始位,数据位,停止位,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.1 串行通信的基本概念2.异步通信波特率:传输位数/秒异步通信接口:通用异步收发器(UART)常用UART:NS16650常用数据格式:数制(二进制)编码:ASCIISBCDICBCD,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.1 串行通信的基本概念
13、3.RS-232-C通用、个人电脑配备(COM1)4.RS-422平衡传输、远距离5.RS-485三态的RS-422,允许多机通信,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART),FIFO,发送移位,FIFO,接收移位,波特率发生器,控制单元,TxDn,RxDn,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)与UART相关的寄存器包括:1 UART线控制寄存器2 UART控制寄存器3 UART FIFO控制寄存器4 UART接收/发送状态寄存器5 UART错误状态寄存器6 UART FIFO状态
14、寄存器7 UART 发送缓冲器8 UART 接收缓冲器9 UART波特率因子寄存器,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)1UART线控制寄存器ULCON0:用于UART0ULCON1:用于UART1ULCON2:用于UART2,D7 D6 D5 D4 D3 D2 D1 D0,模式,奇偶校验,停止位,长度,D6=0 正常模式=1 红外模式,D5=0 无校验位=1 有校验位,D4D3=00 奇校验=01 偶校验=10 校验位为0=11 校验位为1,D1D0=00 5位=01 6位=10 7位=11 8位,D2=0 1停止位/D2=1 2停
15、止位,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)2UART控制寄存器UCON0:用于UART0UCON1:用于UART1UCON2:用于UART2,D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)2UART控制寄存器,D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0,D10=0 选择PCLK=1 选择UCLK,D9=0 TxFIFO变空产生中断=1 TxFIFO为空产生中断,D
16、8=0 RxFIFO进数产生中断=1 RxFIFO有数产生中断,D7=0 禁止Rx超时中断=1 允许Rx超时中断,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)2UART控制寄存器,D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0,D6=0 禁止错误中断=1 允许错误中断,D4=0 正常工作=1 发送“空号”信号,D5=0 正常工作模式=1 LOOPBACK模式(测试),第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)2UART控制寄存器,D15 D11 D10
17、D9 D8 D7 D6 D5 D4 D3 D2 D1 D0,D3D2 写入发送缓冲区需要资源=00 禁止=01 中断=10 DMA0(UART0)/DMA3(UART2)=11 DMA1(UART1),第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)2UART控制寄存器,D15 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0,D1D0 读接收缓冲区需要资源=00 禁止=01 中断=10 DMA0(UART0)=11 DMA1(UART1),第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收
18、发器(UART)3UARTFIFO控制寄存器UFCON0:用于UART0UFCON1:用于UART1UFCON2:用于UART2,D7 D6 D5 D4 D3 D2 D1 D0,D7D6 发送FIFO触发水平=00 0字节(空)=01 4字节=10 8字节=11 12字节,D5D4 接收FIFO触发水平=00 4字节=01 8字节=10 12字节=11 16字节(满),第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)3UARTFIFO控制寄存器UFCON0:用于UART0UFCON1:用于UART1UFCON2:用于UART2,D7 D6 D5
19、D4 D3 D2 D1 D0,D2=0 正常=1 TxFIFO清零,D1=0 正常=1 RxFIFO清零,D0=0 禁止FIFO=1 使能FIFO,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)4UARTTx/Rx状态寄存器UTRSTAT0:用于UART0UTRSTAT1:用于UART1UTRSTAT2:用于UART2,D7 D6 D5 D4 D3 D2 D1 D0,D2=0 正常=1 发送器空,D1=0 正常=1 发送缓冲器空,D0=0 正常=1 接收缓冲器满,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发
20、器(UART)5UART错误状态寄存器UERSTAT0:用于UART0UERSTAT1:用于UART1UERSTAT2:用于UART2,D7 D6 D5 D4 D3 D2 D1 D0,D2=0 正常=1 帧错误,D1=0 正常=1 校验错误,D0=0 正常=1 溢出错误,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)6UARTFIFO状态寄存器,D15 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0,D7 D4 TxFIFO中字符数目 D3 D0 RxFIFO中字符数目,D9=1 TxFIFO满 D8=1 RxFIFO满,第
21、五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)7UART发送缓冲寄存器UTXH0:用于UART0UTXH1:用于UART1UTXH2:用于UART28UART接收缓冲寄存器URXH0:用于UART0URXH1:用于UART1URXH2:用于UART2,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)9UART波特率因子寄存器UBRDIV0:用于UART0UBRDIV1:用于UART1UBRDIV2:用于UART2 UBRDIVn=(int)(PCLK/(波特率X16)-1或者:UBRDIVn=(in
22、t)(UCLK/(波特率X16)-1,第五章 嵌入式系统硬件平台与接口设计,5.3 串行接口设计5.3.2 通用异步收发器(UART)硬件连接:三线式A机B机TxD电平转换 电平转换RxDRxD电平转换 电平转换TxDGNDGND,第五章 嵌入式系统硬件平台与接口设计,5.4 I/O接口设计5.4.1 GPIO接口设计1.I/O接口地位:主机CPU与外部设备之间必要性:1CPU与外设时序配合、通信联络2CPU与外设数据格式转换、匹配3CPU负载能力,第五章 嵌入式系统硬件平台与接口设计,5.4 I/O接口设计5.4.1 GPIO接口设计2.I/O接口编址方式1I/O接口独立编址2与存储器统一编
23、址S3C2410采用方式2,第五章 嵌入式系统硬件平台与接口设计,5.4 I/O接口设计5.4.1 GPIO接口设计3.GPIO的原理与结构,D,G,Q,Q,D,G,Q,Q,PORT,DDR,引脚,D0,WR_PORT,RD_DDR,WR_DDR,RD_PORT,第五章 嵌入式系统硬件平台与接口设计,5.4 I/O接口设计5.4.1 GPIO接口设计3.GPIO的原理与结构数据方向寄存器DDRn:设定I/O口的方向 DDRn中D0位:=1 端口的D0位为输出=0端口的D0位为输入数据端口寄存器PORTn:输出:D0位内容确定D0引脚状态输入:D0位内容由D0引脚状态确定,第五章 嵌入式系统硬件
24、平台与接口设计,5.4 I/O接口设计5.4.1 GPIO接口设计3.GPIO的原理与结构对DDR和PORT的配置举例:将PORTP口的D0位配置为输出bsetPORTP,BIT0bsetDDRP,BIT0先配置数据端口寄存器的目的:避免发生随机状态,第五章 嵌入式系统硬件平台与接口设计,5.4 I/O接口设计5.4.1 GPIO接口设计4.S3C2410的I/O口I/O口引脚总数:117I/O口介绍:A口:23位输出B口:11位输入/输出C口:16位输入/输出D口:16位输入/输出E口:16位输入/输出F口:8位输入/输出G口:16位输入/输出H口:11位输入/输出,第五章 嵌入式系统硬件平
25、台与接口设计,5.4 I/O接口设计5.4.1 GPIO接口设计4.S3C2410的I/O口几乎每一个引脚都是复用引脚,都可以根据需要进行设置。例如:通用I/O口G口(GPG0GPG15)GPG7(通用I/O口G口的第7脚)功能1:通用I/O口(输出)功能2:通用I/O口(输入)功能3:EINT15(外中断引脚15#)功能4:SPICLK1(1号SPI口的时钟引脚),第五章 嵌入式系统硬件平台与接口设计,5.4 I/O接口设计5.4.1 GPIO接口设计4.S3C2410的I/O口通用I/O口的应用步骤:1设置I/O口引脚的功能 写I/O口控制寄存器GPnCON2设置是否需要内部拉动 写I/O
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