数字电路PPT课件第四章.ppt

,数字电路与逻辑设计,第四章 组合逻辑电路,西安邮电学院“校级优秀课程”,目的与要求：,第四章 组合逻辑电路,掌握组合逻辑电路的定义、特点。2.掌握组合电路的分析方法和设计方法。3.掌握常用中规模器件及其应用。,重点与难点：,组合电路的分析和设计方法。,4.1组合逻辑电路分析 4.2常用组合逻辑电路的介绍 4.3单元级组合逻辑电路的分析方法 4.4组合逻辑电路的设计 4.5组合逻辑电路中的竞争与冒险,第四章 组合逻辑电路,4.1组合逻辑电路分析,组合逻辑电路概念,输入：,逻辑关系：Fi=fi(X1、X2、Xn)i=(1、2、m),组合电路的特点 电路由逻辑门构成，不含记忆元件 输出与输入间无反馈延迟回路 输出与电路原来状态无关,输出：,X1、X2、Xn,F1、F2、Fm,4.1.1 组合逻辑电路概述,组合电路某一时刻的输出仅与该时刻的输入有关，而与电路前一时刻的状态无关。,例1：试分析图所示逻辑电路的功能。,结论：电路为少数服从多数的三变量表决电路。,解（1）逻辑表达式,（2）列真值表,（3）分析电路的逻辑功能,多数输入变量为1，输出F为1；,多数输入变量为0，输出 F为0,4.1.2 组合逻辑电路分析,4.1组合逻辑电路分析,例2：电路如图所示，分析该电路的逻辑功能。,解：（1）由逻辑图逐级写出表达式,（2）化简与变换：,（3）由表达式列出真值表。,（4）分析逻辑功能：当A、B、C三个变量一致时，输出为“1”，所以这个电路称为“一致电路”。,4.1组合逻辑电路分析,4.2常用组合逻辑电路的介绍,加法器,不考虑低位进位,将两个1位二进制数相加的逻辑运算,半加器的真值表,逻辑表达式,逻辑电路图,C=AB,1.半加器（Half Adder）,逻辑符号图,全加器进行加数、被加数和低位来的进位信号的相加,2.全加器（Full Adder）,逻辑符号图,逻辑电路图,逻辑表达式,全加器真值表,4.2常用组合逻辑电路的介绍,两个半加器构成一个全加器,4.2常用组合逻辑电路的介绍,3.中规模4位二进制数并行加法器,1)串行进位加法器-采用四个1位全加器组成,低位的进位信号送给邻近高位作为输入信号。任一位的加法运算必须在低一位的运算完成之后才能进行。,串行进位加法器运算速度不高。,4.2常用组合逻辑电路的介绍,2)超前进位集成4位加法器74LS283,74LS283逻辑符号,74LS283引脚图,低位来的进位,进位输出,4.2常用组合逻辑电路的介绍,74LS283逻辑图,4.2常用组合逻辑电路的介绍,3)74LS283的扩展应用,例1 用两片74LS283构成一个8位二进制数加法器,在片内是超前进位，而片与片之间是串行进位。,4.2常用组合逻辑电路的介绍,数值比较器,1 数值比较器的逻辑功能,1位比较器真值表,1位数值比较器对两个1位二进制数A、B进行比较,数值比较器完成对两个二进制数A、B进行大小比较,真值表,逻辑表达式,逻辑图,4.2常用组合逻辑电路的介绍,先从高位比起，高位不等时，即可区别数值的大小,当高位相等，再比较低位数，比较结果由低位决定,2.多位数值比较器的设计原则,4.2常用组合逻辑电路的介绍,74LS85的引脚图,74LS85比较器不仅能完成两个4位二进制数的大小比较，还能扩展为更多位数的数值比较,74LS85的逻辑符号,3.集成4位数值比较器74LS85,4.2常用组合逻辑电路的介绍,74LS85的逻辑电路图,4.2常用组合逻辑电路的介绍,74LS85功能表,4.2常用组合逻辑电路的介绍,用两片7485组成8位数值比较器（串联扩展方式）,低位片,高位片,低四位,高四位,输出,在位数较多或速度有较高要求时应采取并联方式,4.集成数值比较器的位数扩展（串联方式）,4.2常用组合逻辑电路的介绍,例2 试比较两个7位二进制整数的大小,4.2常用组合逻辑电路的介绍,编码器,编码,编码器的通用逻辑符号如图所示：,在选定的一系列二进制数码中，赋予每个二进 制数码以某一固定含义。,编码器,能完成编码功能的电路。,编码器有n个输入端,m个输出端,n和m应满足什么样的关系?,4.2常用组合逻辑电路的介绍,1.4线2线编码器,（2）逻辑功能表,此编码器的输入为高电平有效。,（1）逻辑框图,4.2常用组合逻辑电路的介绍,2.8线3线优先编码器74148,8个信号输入端/I0/I7,使能输入端(/ST),3个编码输出端(QcQbQa),输出使能标志(Ys),逻辑电路图,4.2常用组合逻辑电路的介绍,1)逻辑电路图,引脚图,逻辑符号图,2)优先编码器74148的逻辑符号图、引脚图,4.2常用组合逻辑电路的介绍,3)74148的扩展应用,用二片74148构成16位输入、4位二进制码输出的优先编码器如图所示,试分析其工作原理。,4.2常用组合逻辑电路的介绍,译码器,译码是编码的逆过程，译码即是将输入的某个二进制编码翻译成特定的信号。,具有译码功能的逻辑电路称为译码器。,译码是编码的逆过程，是将输入的二进制代码赋予的含义翻译过来，给出相应的输出高、低电平信号。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器。,4.2常用组合逻辑电路的介绍,1.二进制译码器 二进制译码器输入端若是n位二进制代码，相应地则有2n个输出端。对输入的每一种可能的代码组合，有且仅 有一个输出信号为有效电平。下图是2位二进制译码器的逻辑电路。,4.2常用组合逻辑电路的介绍,由逻辑表达式可得2位二进制译码器的真值表如右表所示。,分析此图可得输出端的表达式为,2位二进制译码器真值表,4.2常用组合逻辑电路的介绍,2位二进制译码器的逻辑符号如图所示。,4.2常用组合逻辑电路的介绍,2.常用中规模译码器,1)双24线译码器 74139,两个完全独立 24 线二进制译码器；译码输出低电平有效；1个低电平有效译码使能端；,4.2常用组合逻辑电路的介绍,3个输入端,3个控制端,8个输出端,2)38线译码器 74138,逻辑符号图,引脚图,逻辑电路图,4.2常用组合逻辑电路的介绍,74138集成译码器功能表,4.2常用组合逻辑电路的介绍,例3 用38译码器构成416译码器,X0-X3：译码输入,E：译码控制E=0，译码 E=1，禁止译码,X3-X0：0000-0111，,第一片工作,X3-X0：1000-1111,第二片工作,4.2常用组合逻辑电路的介绍,3)译码器应用,数据分配器：相当于有多个输出的单刀多掷开关，将从一个数据源来的数据分时送到多个不同的通道上去的逻辑电路。,数据分配器示意图,4.2常用组合逻辑电路的介绍,例4 以74LS138为例说明用译码器实现数据分配器,0,0,4.2常用组合逻辑电路的介绍,74138译码器作为数据分配器时的功能表,4.2常用组合逻辑电路的介绍,数字显示框图,半导体发光二极管七段显示器件,共阳极显示器,共阴极显示器,显示器分段布局图,4）七段显示译码器,要点亮共阳极显示的某一段，如何驱动？,4.2常用组合逻辑电路的介绍,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,七段数码显示原理,共阴极显示器,4.2常用组合逻辑电路的介绍,集成显示译码驱动器7447(共阳极)、7448(共阴极),逻辑图,内部电路（47、48电路相同，仅输出有效电平不同）,集成显示译码器功能框图,7448功能框图,4.2常用组合逻辑电路的介绍,集成电路显示译码器7448功能表,4.2常用组合逻辑电路的介绍,集成显示译码器7448控制端信号作用,逻辑功能,灭灯输入BI/RBO：该控制端有时作为输入，有时作为输出。当BI/RBO作输入使用且BI=0时，无论其他输入端是什么电平，所有各段输出ag为0，所以字形熄灭，故称“消隐”。,动态灭零输出RBO：BI/RBO作为输出使用时，受控于LT和RBI。当LT=1且RBI=0，输入代码DCBA=0000时，RBO=0；若LT=0或者LT=1且RBI=1，则RBO=1。,试灯输入LT：当LT=0时，BI/RBO是输出端，且RBO=1，此时无论其他输入端是什么状态，所有各段输出ag均为1，显示字形8。,动态灭零输入RBI：当LT=1，RBI=0且输入代码 DCBA=0000时，各段输出ag均为低电平，与BCD码相应的字形熄灭，故称“灭零”,4.2常用组合逻辑电路的介绍,数据选择器,1、概述,在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。,将传送来的或处理后的信息分配到各通道去。,数据选择器,数据分配器,多输入,一输出,选择,一输入,多输出,分配,4.2常用组合逻辑电路的介绍,2、数据选择器,分类：二选一、四选一、八选一、十六选一,一般数据选择器有n个地址端，2 n个数据输入端，1个输出端。,数据选择器通用逻辑符号如图所示。,4.2常用组合逻辑电路的介绍,3.常用中规模数据选择器,(1)双四选一数据选择器CT74LS153,4.2常用组合逻辑电路的介绍,逻辑符号,功能表,4.2常用组合逻辑电路的介绍,功能表,逻辑表达式,根据功能表，器件使能端有效时,可写出输出逻辑表达式：,4.2常用组合逻辑电路的介绍,(2)八选一数据选择器CT74LS151,逻辑符号,功能表,4.2常用组合逻辑电路的介绍,逻辑表达式,对于2n选1数据选择器，输出端Y的函数表达式为：,，选择器处于工作态,4.2常用组合逻辑电路的介绍,(3)数据选择器的功能扩展,四选一选择器扩展成八选一选择器,4.2常用组合逻辑电路的介绍,八选一选择器功能扩展,字扩展：组成16选1多路器,4.2常用组合逻辑电路的介绍,位扩展：二位八选一 的连接方法,4.2常用组合逻辑电路的介绍,4.3 单元级组合逻辑电路的分析方法,4.3.1 以译码器、数据选择器为核心的组合逻辑电路分析,分析步骤：,写出逻辑表达式；,列出真值表；,分析电路的逻辑功能。,例1 分析下图电路的逻辑功能。,例1逻辑电路,4.3 单元级组合逻辑电路的分析方法,解：根据双4选1数据选择器电路，写出其输 出逻辑表达式为,4.3 单元级组合逻辑电路的分析方法,根据表达式，写出逻辑真值表如下表所示。,例1 逻辑真值表,功能分析,由真值表判断，此电路是1位全加器功能电路。A是低位的进位CI，B、C是两个加数，Y1为全加器的本位和S，Y2为全加器向高位的进位CO。,4.3 单元级组合逻辑电路的分析方法,4.3.2 以优先编码器、超前进位加法器、数值比较器 为核心的组合逻辑电路,分析步骤：,列出逻辑真值表；,分析电路的逻辑功能。,4.3 单元级组合逻辑电路的分析方法,例2 分析下图所示组合逻辑电路的功能。已知输入 B3B2B1B0为5421BCD码。,例2 逻辑电路图,4.3 单元级组合逻辑电路的分析方法,解：该电路由1片4位二进制数比较器和1片4位二进制数加法器构成，要写出表达式已经比较困难。可以直接根据加法器和比较器的功能，列出电路的真值表，如下表所示。,例2 电路真值表,从真值表可见，电路输入5421BCD码时，输出为8421BCD码，因此，该电路是一个5421BCD/8421BCD转换电路。,4.3 单元级组合逻辑电路的分析方法,4.4 组合逻辑电路的设计,采用小规模集成器件的组合逻辑电路设计,工程上的最佳设计，通常需要用多个指标去衡量，主要考虑的问题有：,(1)电路最简：,所用的逻辑器件数目最少；,器件的种类最少；,器件之间的连线最少。,(2)速度要求：,应使所用门电路的级数最少,以减少延迟。,1、采用小规模集成器件设计组合逻辑电路的 设计步骤：,(1)根据对电路功能要求的文字描述，用真值表 表示出输入与输出的逻辑关系；,(2)根据真值表写出逻辑函数表达式；,(3)根据提供的门电路，对逻辑函数表达式 进行化简或相应变换；,(4)根据逻辑函数表达式画出逻辑电路图。,4.4 组合逻辑电路的设计,例1 用小规模集成器件设计一个3变量的多数表决电路。当多数人同意时，提议通过；否则，提议不通过。,解：根据题意，有3个输入变量，1个输出变量。,设3个输入变量分别为A、B、C，输出变量为F。当输入同意时用逻辑1表示，不同意为逻辑0；输出状态为逻辑1 时表示通过，输出状态为逻辑0时表示否决。得其真值表如下表所示。,4.4 组合逻辑电路的设计,例1 真值表,由真值表写出逻辑函数表达式：,利用公式法或卡诺图法化简，得最简与或表达式：,4.4 组合逻辑电路的设计,（1）,若采用与非逻辑器件实现，则可以对（1）式两次求反，变换成与非与非表达式:,根据式画出采用与非器件组成的逻辑电路如下图所示。,采用与非器件组成的例1逻辑电路,4.4 组合逻辑电路的设计,（2）,若采用或非逻辑器件实现，则对式进行代数变换，先得到或与式。,再对或与式两次求反，变换成或非或非表达式。,（3）,（4）,4.4 组合逻辑电路的设计,根据（4）式画出采用或非器件组成的逻辑电路如图所示。当然采用或非器件时，也可以通过对卡诺图中0格化简来得到（3）式所表示的最简或与式。,采用或非器件组成的例1逻辑电路,若采用与或非逻辑器件实现，则对（4）式进行代数变换，得到与或非式。,4.4 组合逻辑电路的设计,2、只有原变量输入条件下的设计,例2 在只有原变量输入，没有反变量输入条件下，用与非门实现函数：F（A，B，C，D）=m（4，5，6，7，8，9，10，11，12，13，14）,解：用卡诺图对函数进行化简，如图所示。,例2卡诺图,化简结果为,两次求反，得：,（6）,（5）,4.4 组合逻辑电路的设计,有原变量输入、又有反变量输入，则5个与非门电路即可完成式（6）功能。现在没有反变量输入，第一级反相器需用来产生反变量。所以其逻辑电路如图所示，电路为3级门电路结构。,用9个与非门完成的电路图,4.4 组合逻辑电路的设计,但是，上图所示电路不是最佳结果，如果对式（5）进行合并，得：,用5个与非门完成的电路图,4.4 组合逻辑电路的设计,（7）,式（7）对应的逻辑电路也是3级门结构，虽然比前一个图少了4个反相器。但仍然不是最佳结果。因为式（5）还可以进行如下的变换:,和 为化简中的多余项，现在称它为生成项，加入这些生成项后，函数值不会改变，但可以得到最佳逻辑电路图,只需要个与非门即可。,（8）,4.4 组合逻辑电路的设计,个与非门完成的电路图,可以看出，在没有反变量输入的条件下，组合电路的输入级器件的多少，取决于所有乘积项所包含尾部因子种类的多少。中间级包含器件的多少，取决于乘积项的多少。因此，为了获得最佳设计结果，应尽可能减少尾部因子的种类,尽可能地合并乘积项。,4.4 组合逻辑电路的设计,采用逻辑函数对比方法,将要实现的 逻辑函数表达式变换成与器件的逻辑 函数表达式类似的形式。,实现单输出函数时，一般选数据选择器；实现多输出函数时，一般选译码器。,中规模组合逻辑电路设计方法:,4.4.2 采用中规模集成器件设计组合逻辑电路,4.4 组合逻辑电路的设计,（3)若器件的输入端数少于函数变量数,则可通过扩展和降 维的方法来实现。,实现方法:采用逻辑函数对比方法。,对比结果:,（1）若表达式与数据选择器的形式完全一致,则直接选用 该器件。,（2）若器件的输入端数多于函数变量数,则需对多余输入端 进行处理。,（一）中规模组合逻辑电路设计数据选择器,1.数据选择器实现组合逻辑函数,4.4 组合逻辑电路的设计,（1）地址输入端数n=函数变量数m,直接选用该器件方法1:用卡诺图法比较方法2:用函数表达式法比较,对比结果:,4.4 组合逻辑电路的设计,解：,例1 用8选1数据选择器实现逻辑函数：,8选1数据选择器的卡诺图,由8选1数据选择器的真值表得,函数F的卡诺图如图,比较可以得到 D0=0，D1=1，D2=1，D3=1，D4=1，D5=1，D6=1，D7=0，逻辑图如图,4.4 组合逻辑电路的设计,解2：,例2 用8选1数据选择器74151实现逻辑函数：,将逻辑函数转换成最小项表达式：,4.4 组合逻辑电路的设计,小结:数据选择器实际上是一个逻辑函数的最小项输出器。它不需将函数化简为最简式,只需将输入变量加到地址输入端,将逻辑函数中包含有的最小项在相应的数据输入端加逻辑1,没有包含的最小项在相应的数据输入端加逻辑0,则在数据输出端输出的就是逻辑函数F。,利用数据选择器直接实现逻辑函数的一般步骤：,a、将函数变换成最小项表达式,b、将使能端接有效电平,c、地址信号作为函数的输入变量（注意高低位）,d、数据输入作为控制信号,4.4 组合逻辑电路的设计,2.地址输入端数n 函数变量数m,当输入变量较少时,只需将数选器的高位地址端接地及相应的数据输入端接地。,对比结果:,4.4 组合逻辑电路的设计,3.地址输入端数n 函数变量数m,n 个数据输入数，m 个最小项。即函数的最小项数多于数据输入端数时,通过扩展:将 选1数选器扩展成 选1数选器.降维:将m变量的函数转换成为n变量的函数。,对比结果:,4.4 组合逻辑电路的设计,扩展法:,例3：试用最少数量的四选一选择器扩展成八选一选择器。,解：（1）用一片双四选一数据选择器，实现八个输入端（2）用使能端形成高位地址，实现三位地址，控制八个输入。,4.4 组合逻辑电路的设计,例4.用八选一选择器实现四变量函数,4.4 组合逻辑电路的设计,卡诺图的维数 卡诺图的变量数。,降维卡诺图 某些变量作为卡诺图内的值。,记图变量 作为降维卡诺图中小方格中值的变量。,降维图的作法：若记图变量为x，对于原卡诺图中，当x=0时，原图单元值为F；当x=1 时，原图单元值为G，则在新的降维图中对应的单元中填入子函数,要求熟练掌握,降维法：,降维法:,4.4 组合逻辑电路的设计,0,1,D,1,0,0,D,4变量卡诺图,3变量降维卡诺图,C,C+D,0,降维法：,4.4 组合逻辑电路的设计,例5：用8选1数据选择器实现,解：作出F的卡诺图及3变量降维卡诺图：,D,1,1,0,D,D,4变量卡诺图,3变量降维卡诺图,4.4 组合逻辑电路的设计,例5的实现电路图,4.4 组合逻辑电路的设计,一个n变量的完全译码器的输出包含了n变量函数的全部最小项。当译码器的使能端有效时，每个输出（低电平有效）对应相应的最小项的非，即,因此只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以门电路，便可以实现逻辑函数。,4.4 组合逻辑电路的设计,（二）中规模组合逻辑电路设计译码器,例6 利用3线8线译码器设计一个多输出的组合逻辑电路。输出的逻辑函数式为：,解：写出函数的最小项之和形式,4.4 组合逻辑电路的设计,化为与非与非式,画逻辑电路,例6 译码器实现电路,4.4 组合逻辑电路的设计,例7 用译码器设计两个1位二进制数的全加功能。,解：由全加器真值表可得,由3-8译码器实现全加功能的电路如图所示,用3-8译码器组成全加器,4.4 组合逻辑电路的设计,（三）全加器的应用,余3码输出,1,1,0,0,例8 用74LS283构成8421BCD码转换为余3码的码制转换电路,8421码,余3码,0000,0001,0010,0011,0100,0101,+0011,+0011,+0011,CO,4.4 组合逻辑电路的设计,当A=B=1时，F=1,一、竞争与冒险,4.5组合逻辑电路中的竞争与冒险,竞争：,冒险：,在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。,由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。,竞争与冒险的关系：,有竞争不一定产生冒险；有冒险就一定有竞争。,4.5组合逻辑电路中的竞争与冒险,二、竞争与冒险的判断,代数法,当函数表达式可以化成：,即含有互补变量，A变量变化可能引起冒险。,卡诺图法,如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有冒险现象。,当A=B=1时，,4.5组合逻辑电路中的竞争与冒险,三、冒险现象的消除,1.利用冗余项,只要在卡诺图两圈相切处增加一个圈（冗余），就能消除冒险。,由此得函数表达式为：,4.5组合逻辑电路中的竞争与冒险,.吸收法,在输出端加小电容C可以消除毛刺。但是输出波形的前后沿将变坏,在对波形要求较严格时，应再加整形电路。,4.5组合逻辑电路中的竞争与冒险,3.取样法,电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。,加取样脉冲原则：,“或”门及“或非”门加负取样脉冲,“与”门及“与非”门加正取样脉冲,4.5组合逻辑电路中的竞争与冒险,利用冗余项：只能消除逻辑冒险，而不能消除功能冒险；适用范围有限。,三种方法比较：,取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后 才使输出有效。,吸收法：加滤波电容使输出信号变坏，引起波形的上 升、下降时间变长，不宜在中间级使用。实 验调试阶段采用的应急措施。,4.5组合逻辑电路中的竞争与冒险,加法器、比较器、译码器、编码器、数据选择器等。,任何时刻的输出仅决定于当时的输入，而与电路原来的状态无关；它由基本门构成，不含存贮电路和记忆元件，且无反馈线。,根据已经给定的逻辑电路，描述其逻辑功能。,根据设计要求构成功能正确、经济、可靠的电路。,.组合电路,2.组合电路的分析,.组合电路的设计,4.常用的中规模组合逻辑模块,本章小结,第四章 组合逻辑电路,5.上述组合逻辑器件除了具有其基本功能外，还可用来设 计组合逻辑电路。应用中规模组合逻辑器件进行组合逻 辑电路设计的一般原则是：使用MSI芯片的个数和品种 型号最少，芯片之间的连线最少。6.用MSI芯片设计组合逻辑电路最简单和最常用的方法：用数据选择器设计多输入、单输出的逻辑函数；用译码器设计多输入、多输出的逻辑函数。,第四章 组合逻辑电路,