计算机组成原理第四章.ppt

第四章 存储器,1、存储器概述 外部特性，性能参数，层次结构2、静态存储器和动态存储器存储单元构成 一位存储单元及存储阵列，多端口SRAM，读写时序3、半导体ROM存储器 MROM，PROM，EPROM，EEPROM，FLASH4、存储器芯片构成以及存储器主要技术指标5、存储器扩展技术 位、字、字位扩展,本讲安排,本讲将解决的主要问题,1、半导体存储器的分类、组成及组成部件的作用及工作原理、读/写操作的基本过程。2、SRAM、DRAM芯片的组成特点、工作过程、典型芯片的引脚信号、了解DRAM刷新的基本概念。3、半导体存储器的主要技术指标、芯片的扩充、CPU与半导体存储器间的连接。,在现代计算机中，存储器处于全机中心地位，其原因是：,(1)当前计算机正在执行的程序和数据（除了暂存于CPU寄存器的）均存放在存储器中。CPU直接从存储器取指令或存取数据。,(2)计算机系统中输入输出设备数量增多，数据传送速度加快，因此采用了直接存储器存取（DMA）技术和I/O通道技术，在存储器与输入输出系统之间直接传送数据。,(3)共享存储器的多处理机的出现，利用存储器存放共享数据，并实现处理机之间的通信，更加强了存储器作为全机中心的地位。,由于中央处理器都是由高速器件组成，不少指令的执行速度基本上取决于主存储器的速度。所以，计算机解题能力的提高、应用范围的日益广泛和系统软件的日益丰富，无一不与主存储器的技术发展密切相关。,简介,存储器概述,1、存储器：是计算机系统中的记忆设备，用来存放程序和数据。2、存储元：存储器的最小组成单位，用以存储1位二进制代码。3、存储单元：是CPU访问存储器基本单位，由若干个具有相同操作属性的存储元组成。4、单元地址：在存储器中用以表识存储单元的唯一编号，CPU通过该编号访问相应的存储单元。5、字存储单元：存放一个字的存储单元，相应的单元地址叫字地址。6、字节存储单元：存放一个字节的存储单元，相应的单元地址叫字节地址7、按字寻址计算机：可编址的最小单位是字存储单元的计算机。8、按字节寻址计算机：可编址的最小单位是字节的计算机。9、存储体：存储单元的集合，是存放二进制信息的地方,几个基本概念,存储器各个概念之间的关系,单元地址,00000001.XXXX,存储单元,存储元,存储容量,存储体,存储器分类,1.按存储介质分 半导体存储器磁表面存储器：在金属或塑料基体的表面上涂一层磁性材料，工作时磁层随载磁体高速运转，用磁头在磁层上进行读写操作；按其剩磁状态的不同区分“0”、“1”光盘存储器：用激光在记录介质(磁光材料)上进行读写，记录密度高、耐性好、可靠性高、可互换性强2.按存取方式分 随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关 顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关,双极型 TTL：高速,MOS：高集成度，制造简单，成本低廉，功耗小,易失,非易失,3.按存储器的读写功能分 只读存储器（ROM）：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。通常用来存放固定不变的程序、常数和汉字字库，甚至用于操作系统的固化。早期采用掩模工艺，把原始信息记录在芯片中，一旦制成就无法改变。随机读写存储器（RAM）：既能读出又能写入的半导体存储器，分为静态RAM和动态RAM 4.按信息的可保存性分 非永久记忆的存储器：断电后信息即消失的存储器。永久记忆性存储器：断电后仍能保存信息的存储器。5.按在计算机系统中的作用分 主存储器、辅助存储器、高速缓冲存储器、控制存储器等。,半导体存储器,磁盘、磁带、光盘,高速缓冲存储器（Cache）,Flash Memory,存储器,辅助存储器：,存储器层次结构,容量大，速度快，成本低。为解决三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。,对存储器的要求是：,高,小,快,存储器的用途和特点,主存储器的技术指标,存储容量；存取时间（存储器访问时间）、存储周期和存储器带宽；可靠性；功耗及集成度。,可靠性 主存储器的可靠性通常用平均无故障时间 MTBF(Mean Time Between Failures)来表征。MTBF指连 续两次故障之间的平均时间间隔。显然，MTBF越 长，意味着主存的可靠性越高。,功耗 作为目前的主存储器的主体的半导体存储器的功耗包 括“维持功耗”和“操作功耗”，应在保证速度的前提下 尽可能地减小功耗，特别是要减小“维持功耗”。集成度 所谓集成度是指在一片数平方毫米的芯片上能集成 多少个存储单元，每个存储单元存储一个二进制位，所以集成度常表示为位/片。,高位字节 地址为字地址,低位字节 地址为字地址,设地址线 24 根,按 字节 寻址,按 字 寻址,若字长为 16 位,按 字 寻址,若字长为 32 位,主存中存储单元地址的分配,224=16 M,8 M,4 M,芯片容量,半导体存储芯片简介,1.半导体存储芯片的基本结构,1K4位,16K1位,8K8位,10,4,14,1,13,8,存储芯片片选线的作用,用 16K 1位 的存储芯片组成 64K 8位 的存储器,32片,2.半导体存储芯片的译码驱动方式,(1)线选法,左图是一个161字节线选法存储芯片的结构示意图。用一根字选择线（字线）直接选中一个存储单元的各位（如一个字节）。这种方式结构简单，但是只适用于容量不大的存储芯片。如当地址线A3A2A1A0为1111时，第15根字线被选中，图中最后一行8位代码可以直接读出或写入。,(2)重合法,0,0,1K1位重合法结构示意图。只要用64根选择线（X、Y两个方向各32根），就可以选择3232矩阵中的任意一位。,例如，当地址线为全0时，译码输出X0和Y0有效，矩阵中第0行、第0列共同选中的那位即被选中，这就是重合法。,六管基本存储单元电路：图中T1T4是一个由MOS管组成的触发器基本电路，T5、T6犹如开关，受X地址选择信号控制，T1T6共同构成一个基本单元电路。T7、T8受Y地址选择信号控制，分别与位线A和B相连，它们不包含在基本单元电路内，而是芯片内同一列的各个基本单元电路所共有的。,组成存储器的基础和核心，存储一位“0”或“1”。,SRAM存储器,1.基本存储元：,假设触发器已存有“1”信号，即B点位低电平。当需要读出时，只要使X、Y地址选择信号均有效，则T5T8导通，B点低电平通过T6后，再由位线B通过T8作为读出放大器的输入信号，在读信号有效时，低电平反相，将“1”信号读出。SRAM采用触发器原理，信息读出后仍保持原状态，不需要再生。电源掉电时，原存信息丢失，属于易失性半导体存储器。,写入时不论触发器原状态如何，只要将写入代码送至Din端，在写选择有效时，经两个写放大器，使两端输出为相反电平。当X、Y地址选择有效时，使T5T8导通，通过位线把想写入的信息写到该基本单元电路中。如写入“1”，即Din=1，经两个写放大器使位线A为高电平，位线B为低电平，结果使A点为高，B点为低，写入“1”,161 bit SRAM,1K bit SRAM,2.SRAM存储器的组成,一个SRAM存储器由存储体、读写电路、地址译码电路和控制电路等组成。,一个基本存储电路只能存储一个二进制位。将基本的存储电路有规则地组织起来，就是存储体。存储体又有不同的组织形式：将各个字的同一位组织在一个芯片中；将各个字的4位组织在一个芯片中，如：2114 1K4；将各个字的8位组织在一个芯片中，如：6116 2K8；如图所示：存储体将4096个字的同一位组织在一个集成片中；需16个片子组成409616的存储器；4096通常排列成矩阵形式，如 6464，由行选、列选线选中所需的单元。,(1)存储体,(2)地址译码器,单译码方式适用于小容量存储器中，只有一个译码器。,双译码方式 地址译码器分成两个，可有效减少选择线的数目。,(3)驱动器 双译码结构中，在译码器输出后加驱动器，驱动挂在各条X方向选择线上的所有存储元电路。(4)I/O电路 处于数据总线和被选用的单元之间，控制被选中的单元读出或写入，放大信息。(5)片选 在地址选择时，首先要选片，只有当片选信号有效时，此片所连的地址线才有效。(6)输出驱动电路 为了扩展存储器的容量，常需要将几个芯片的数据线并联使用；另外存储器的读出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。,3.SRAM存储器芯片实例,Intel 211410244 的存储器：4096 个基本存储单元，排成 6464(64164)的矩阵；需 10 根地址线寻址；X 译码器输出 64 根选择线，分别选择 1-64 行；Y 译码器输出 16 根选择线，分别选择 1-16 列控制各列的位 线控制门。,Intel 21141K4 SRAM,(64 164),4.存储器的读、写周期,在与CPU连接时,CPU的控制信号与存储器的读、写周期之间的配合问题是非常重要的。读周期:读周期与读出时间是两个不同的概念。读出时间：从给出有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的时间。读周期时间：则是存储器进行两次连续读操作时所必须间隔的时间，它总是大于或等于读出时间。,SRAM存储器时序,tRC 读周期 tA 读出周期 tCO 片选到数据输出延迟tCX 片选到输出有效 tOTD 从断开片选到输出变为三态tOHA 地址改变后的维持时间,地址有效CS有效数据输出CS复位地址撤销,静态存储器的读周期,静态存储器的读写周期,写周期：地址有效CS有效数据有效CS复位（数据输入）地址撤销,常用典型的SRAM芯片有6116、6264、62256等。,SRAM芯片实例,SRAM 6116(2K 8),DRAM存储器,1.单管动态存储元,T1,靠电容存储电荷的原理存储信息，电容上的电荷一般只能维持12ms，因此即使电源不掉电，信息也会自动消失。与SRAM相比集成度更高，功耗更低，应用广泛。,单管DRAM的存储矩阵,读操作 行选择线为高电平，使存储电路中的T1管导通，于是，使连在每一列上的刷新放大器读取电容C上的电压值。刷新放大器的灵敏度很高，放大倍数很大，并且能将从电容上读得的电压值折合为逻辑“0”或者逻辑“1”。列地址（较高位地址）产生列选择信号，有了列选择信号，所选中行上的基本存储电路才受到驱动，从而可以输出信息。在读出过程中，选中行上的所有基本存储电路中的电容都受到干扰，因此为破坏性读出。为了在读出之后，仍能保存所容纳的信息，刷新放大器对这些电容上的电压值读取之后又立即进行重写。,写操作 行选择线为“1”，T1管处于可导通的状态，如果列选择信号也为“1”则此基本存储电路被选中，于是由数据输入输出线送来的信息通过刷新放大器和T1管送到电容C。刷新 虽然进行一次读写操作实际上也进行了刷新，但是，由于读写操作本身是随机的，所以，并不能保证所有的RAM单元都在2ms中可以通过正常的读写操作来刷新，由此，专门安排了存储器刷新周期完成对动态RAM的刷新。,集成度高，功耗低 具有易失性，必须刷新。破坏性读出，必须读后重写 读后重写，刷新均经由刷新放大器进行。刷新时只提供行地址，由各列所拥有的刷新放大器，对选中行全部存储单元实施同时集体读后重写（再生）。,DRAM的电气特征：,内部结构Intel2164（64K1）,2.DRAM存储芯片实例,Intel 2164（64K1）引脚,A0A7：地址输入线RAS：行地址选通信号线，兼起片选信号作用（整个读写周期，RAS一直处于有效状态）CAS：列地址选通信号线WE：读写控制信号 0-写 1-读Din：数据输入线Dout：数据输出线,DRAM时序,读周期：行地址有效行地址选通列地址有效列地址选通数据输出行选通、列选通及地址撤销,DRAM时序,写周期：行地址有效行地址选通列地址、数据有效列地址选通数据输入行选通、列选通及地址撤销,3.DRAM的刷新,(1)DRAM的刷新 不管是哪种动态RAM，都是利用电容存储电荷的原理来保存信息的，由于电容会逐渐放电，所以，对动态RAM必须不断进行读出和再写入，以使释放的电荷得到补充，也就是进行刷新。动态MOS存储器采用“读出”方式进行刷新，先将原存信息读出，再由刷新放大器形成原信息并重新写入。刷新是一行行进行的，必须在刷新周期内，由专用的刷新电路来完成对基本电路单元的逐行刷新，才能保证DRAM的信息不丢失。,(2)刷新周期 从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期，一般为2ms。(3)刷新方式 常用的刷新方式有三种：集中式、分散式、异步式。,在整个刷新间隔内，前一段时间重复进行存取周期或维持周期，等到需要进行刷新操作时，便暂停存取或维持周期，而逐行刷新整个存储器，它适用于高速存储器。,集中式刷新,刷新时间相当于128个读周期；设刷新周期为2ms，存取周期为0.5s，则刷新周期共有4000个存取周期，其中3872个周期（1936s）用来读写或维持信息，128个周期（64s）用来刷新；当3871个周期结束，便开始进行128个周期（64 s）的刷新操作。这64s时间内不能进行读写操作，称为“死区时间”，又称访存“死区”，所占比例为128/4000100%=3.2%，称为“死时间率”。,例如：对128128矩阵存储器刷新：,集中式刷新适用于高速存储器，存在不能进行读写操作的死区时间。,对每行存储单元的刷新分散到每个存取周期内完成。把机器的一个存取周期tc分为两段，前半段时间tm用来读写或维持信息，后半段时间tr用来刷新。若读写周期为0.5s，则存取周期为1s，仍以128128矩阵的存储芯片为例，刷新按行进行，每隔128s就可将存储芯片全部刷新一遍。这比允许的间隔2ms要短得多，但存取周期长了，整个系统速度降低。,分散式刷新,分散式刷新系统速度降低，但不存在停止读写操作的死时间。,异步式刷新,是前两种方式的结合。既可以缩短“死区时间”，又充分利用最大刷新间隔为2ms的特点。,例如：对存取周期为0.5s，排列成128128矩阵的存储芯片来说，在2ms中内把128行刷新一遍：2000s 128 15.5s 即每隔15.5s刷新一行，而每行刷新的时间仍为0.5s，这样刷新一行只停止一个存取周期。对于每行来说，刷新间隔时间仍为2ms，而“死区时间”缩短为0.5s。如果将DRAM的刷新安排在CPU对指令的译码阶段，由于这个阶段CPU不访问存储器，所以这种方案既克服了分散刷新需独占0.5s用于刷新，使存取周期加长且降低系统速度的特点，又不会出现集中刷新的访存“死区”时间，从根本上提高了整机的工作效率。,在这种刷新操作中，基本上只用RAS信号来控制刷新，CAS信号不动作。为了确保在一定范围内对所有行都刷新，使用一种外部计数器。2)CAS在RAS之前的刷新 这种方式是在RAS之前使CAS有效，启动内部刷新计数器，产生需要刷新的行地址，而忽略外部地址线上的信号。目前256K位以上的DRAM片子通常都具有这种功能。,(4)刷新操作种类,1)只用RAS信号的刷新,例:说明1M1位DRAM片子的刷新方法，刷新周期定为8ms。,1M位的存储单元排列成5122048的矩阵（9行11列）；选择一行进行刷新，刷新地址为A0A8，这一行上的2048个存储元同时刷新；在8ms内进行512个周期的刷新；刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式；按8ms51215.5s刷新一次的异步刷新方式。,4.存储器控制电路,DRAM存储器的刷新需要有硬件电路的支持，包括：刷新计数器、刷新/访存裁决、刷新控制逻辑等。这些控制线路形成DRAM控制器。DRAM控制器是CPU和DRAM的接口电路，它将CPU的信号变换成适合DRAM片子的信号。,DRAM控制器,（2）刷新定时器：定时电路用来提供刷新请求。（3）刷新地址计数器：只用RAS信号的刷新操作，需要提供刷新地址计数器。对于1M位的片子，需512个地址，故刷新计数器9位。（4）仲裁电路：对同时产生的来自CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定。（5）定时发生器：提供行地址选通信号RAS、列地址选通信号CAS和写信号WE。,（1）地址多路开关 读写操作时向DRAM片子分时送出行地址和列地址；刷新时需要提供刷新地址。,DRAM和SRAM的比较,目前，DRAM的应用比SRAM要广泛得多，其原因如下：在同样大小的芯片中，DRAM的集成度远高于SRAM。DRAM的基本单元电路为一个MOS管，而SRAM的基本单元电路可为46个MOS管。DRAM行、列地址按先后顺序输送，减少了芯片引脚，封装尺寸也减少。DRAM的价格比SRAM便宜。当采用同一档次的实现技术时，DRAM的容量大约是SRAM容量的48倍；SRAM的存取周期比DRAM快816倍，但是价格也贵816倍。随着DRAM容量不断扩大，速度不断提高，被广泛应用于计算机的主存。DRAM也有缺点：由于使用动态元件（电容），速度比SRAM慢。DRAM需要再生，故需配置再生电路，也需要消耗一部分的功率。通常，容量不大的高速缓冲存储器大多用SRAM实现。,只读存储器,1.ROM的分类,(1)掩模式ROM,采用掩模工艺制成，其内容由厂方生产时写入，用户只能读出使用而不能改写。,MOS型掩模ROM，容量为1K1位：有MOS管的位表示存1，没有MOS管的位表示存0。制成后无法改变原行列交叉处是否有MOS管存在，因此用户无法改变其原始状态。,(2)可写入（可编程）只读存储器PROM,例：熔丝烧断型,PROM是可以实现一次性编程的只读存储器。左图是一个由双极型电路和熔丝构成的基本单元电路。在这个电路中，基极由行线控制，发射极与列线之间形成一条镍铬合金薄膜制成的熔丝（可用光刻技术实现），集电极接电源Vcc。已断熔丝是无法恢复的，因此PROM只能实现一次编程，不能再修改写“0”时：烧断熔丝写“1”时：保留熔丝,(3)光擦可编程只读存储器EPROM,基本存储元电路,在漏极加上正电压（如25V、50ms宽的正脉冲），就会形成一个浮动栅，阻止源极与漏极之间的导通，使MOS管处于“0”状态。若对漏极不加正电压，则不能形成浮动栅，MOS管正常导通，呈现“1”状态。一旦用户需要重新改变其状态，可用紫外线照射，驱散浮动栅，再按需要将不同位置的MOS管漏极重新置于正电压，得到新状态的ROM,浮动栅,N型沟道浮动栅MOS电路：,EPROM实例,(128*16*8),EPROM实例,EPROM 2716 2K8引脚,工作模式选择,这类芯片的外引脚除地址线、数据线外，还有两个电源引出头Vcc、Vpp。其中Vcc接+5V；Vpp平时接+5V，当其接+25V时用来,完成编程。Vss为地。CS为片选端，CE是功率下降/编程输入端，在读出时为低电平；当其为高电平时，可是使EPROM功耗由525mW降至132mW；当需要编程时，此端加宽度为5055ms、+5V的脉冲。,(4)电擦可编程只读存储器EEPROM,若VG为正电压，第一浮空栅极与漏极之间产生隧道效应，使电子注入第一浮空栅极，即编程写入。若使VG为负电压，强使第一级浮空栅极的电子散失，即擦除。EEPROM的编程与擦除电流很小，可用普通电源供电，而且擦除可按字节进行或按页进行，既可以局部擦除，也可以全部擦除。,它的主要特点是能在应用系统中在线改写，断电后信息保存，因此目前得到广泛应用。,闪速存储器,1.什么是闪速存储器,20世纪80年代，又出现了一种闪速存储器（Flash Memory），又称快擦型存储器，是在EPROM和EEPROM工艺基础上产生的一种新型的、具有性价比更好、可靠性更高的可擦除非易失性存储器。既有EPROM价格便宜、集成度高的优点，又有EEPROM电可擦除重写的特性，能够整片擦除。闪速存储器是一种高密度、非易失性的读/写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。,特点：,固有的非易失性(2)廉价的高密度(3)可直接执行(4)擦除、重写速度快(5)存储器访问周期短、功耗低,擦除方法是在源极加正电压利用第一级浮空栅与源极之间的隧道效应，把注入至浮空栅的负电荷吸引到源极。由于利用源极加正电压擦除，因此各单元的源极连接在一起，这样，快擦存储器不能按字节擦除，而是全片或分块擦除。,2.基本单元电路,3.闪速存储器的工作原理,电擦除和重新编程能力 闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新编程能力。28F256A引入一个指令寄存器来实现这种功能。其作用是：(1)保证TTL电平的控制信号输入；(2)在擦除和编程过程中稳定供电；(3)最大限度的与EPROM兼容。大容量闪速存储器还可以代替磁盘。例如，在笔记本手掌型袖珍计算机中大量采用闪速存储器做成固态盘代替磁盘，使计算机平均无故障时间大大延长，功耗更低，体积更小，消除了机电式磁盘驱动器所造成的数据瓶颈。,(1)与CPU的连接 主要是和地址总线、控制总线、数据总线的连接。(2)多个芯片连接 存储器容量与实际存储器的要求多有不符。如前所述存储器芯片有不同的组织形式，如1024*1、1024*4、4096*8等；实际使用时，需进行字和位扩展（多个芯片连接），组成所需要的实际的存储器，如 1K*8、4K*8 等的存储器。,存储器的基本组织,位扩展法,只加大字长，而存储器的字数与存储器芯片字数一致，对片子没有选片要求。,用8k*1的片子组成8k*8的存储器需 8 个芯片 地址线需 13 根 数据线 8 根 控制线 WR接存储器的WE,2:4,16K8,16K8,16K8,16K8,字扩展法,用16K8位的芯片组成64K8位的存储器需4个芯片 地址线 共需16根 片内：14根，选片：2根 数据线 8根 控制线 WE,地址空间分配表,CPU,用1k 4 的存储器芯片 2114 组成 2k 8 的存储器,字位同时扩展法,8片,用 1K 4位 存储芯片组成 4K 8位 的存储器,？片,ramsel3=A21*A20*MREQ,例：有若干片1M8位的SRAM芯片，采用字扩展方法构成4MB存储器，问：(1)需要多少片RAM芯片？(2)该存储器需要多少地址位？(3)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ和R/W#。(4)给出地址译码器的逻辑表达式。,解：(1)需要4M/1M=4片SRAM芯片；(2)需要22条地址线(3)译码器的输出信号逻辑表达式为：,例 设有若干片256K8位的SRAM芯片，问：(1)采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？(2)该存储器需要多少字节地址位？(3)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。,解：(1)该存储器需要2048K/256K=8片SRAM芯片；(2)需要21条地址线，因为221=2048K，其中高3位用于芯片选择，低18位作为每个存储器芯片的地址输入。(3)该存储器与CPU连接的结构图如下。,例 设有若干片256K8位的SRAM芯片，问：(1)如何构成2048K32位的存储器？(2)需要多少片RAM芯片？(3)该存储器需要多少字节地址位？(4)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。,解：采用字位扩展的方法。需要32片SRAM芯片。,存储器例题 例1：,CPU的地址总线16根(A15A0，A0为低位)；双向数据总线8根(D7D0)，控制总线中与主存有关的信号有：MREQ，R/W。主存地址空间分配如下：08191为系统程序区，由只读存储芯片组成；819232767为用户程序区；最后（最大地址）2K地址空间为系统程序工作区。,现有如下存储器芯片：EPROM：8K8位（控制端仅有CS）；SRAM：16K1位，2K8位，4K8位，8K8位。,请从上述芯片中选择适当芯片设计该计算机的主存储器，画出主存储器逻辑框图。,解：(1)主存地址空间分布如图所示。,16根地址线寻址 64K0000FFFFH(65535),EPROM：8K8位 SRAM：16K1位，2K8位 4K8位，8K8位,(2)连接电路,片内寻址：8K芯片片内13根 A12A0 2K芯片片内11根 A10A0片间寻址：前32K A15 A14 A13 0 0 0 0 0 1 0 1 0 0 1 1 最后2K 1 1 1 加 A12A11 1 1,采用并行操作方式-双端口存储器,芯片技术 研究开发高性能芯片技术，如：DRAMFPMDEDO EDRAMCDRAMSDRAMRambusDRAM。,高速存储器,采用并行主存储器,提高读出并行性-多模块交叉存储器,主存储器采用更高速的技术来缩短存储器的读出时间,-相联存储器,(2)结构技术,由于CPU和主存储器在速度上不匹配，限制了高速计算。为了使CPU不至因为等待存储器读写操作的完成而无事可做，可以采取一些加速CPU和存储器之间有效传输的特殊措施。,双端口存储器,1.双端口存储器的逻辑结构,双端口存储器 指同一个存储器具有两组相互独立的读写控制线路，是一种高速工作的存储器。,双读单写端口存储器单元结构,多模块交叉存储器,并行主存系统 大存储器在一个存储周期中读出的不是一个存储单元的w位信息，而是n个字，这样在单位时间里存储器提供的信息量可提高n倍，这样组织的主存系统称为并行主存系统。,1.并行主存系统,2.多模块交叉存储器,1）存储器的模块化组织,一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中有两种安排方式：顺序方式 交叉方式,顺序方式,各模块一个接一个串行工作。,交叉方式,连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。,2）多模块交叉存储器编址方式,如果在M个模块上交叉编址(M=2k)，则称为模M交叉编址。设存储器包括M个模块，每个模块的容量为L，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第i个模块Mi的地址编号应按下式给出：Mj+i 其中，j=0,1,2,L-1 i=0,1,2,M-1,一般模块数M取2的k次幂，高档微机M值可取2或4，大型计算机M取16至32。,模四交叉各模块的编址序列,3）多模块交叉存储器存取控制方式,多模块交叉存储器可以有两种不同的方式进行访问：一种是所有模块同时启动一次存储周期，相对各的数据寄存器并行地读出或写入信息；称为“同时访问”，同时访问要增加数据总线宽度。另一种是M个模块按一定的顺序轮流启动各自的访问周期，启动两个相邻模块的最小时间间隔等于单模块访问周期的1/M。称为“交叉访问”。,交叉访问的存储器工作时间图,4）多模块交叉存储器的基本结构,每个模块各自以等同的方式与CPU传送信息。CPU同时访问四个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。对每一个模块来说，从CPU给出访存命令直到读出信息仍然使用了一个存取周期时间；对CPU来说，它可以在 一个存取周期中连续访问4个模块；各模块的读写过程重叠进行，所以这是一种并行存储器结构。,相联存储器,相联存储器不是按地址访问的存储器，而是按内容寻址的存储器。,1.相联存储器的基本原理,如下表：,物理地址 n n+1 n+2 n+3 n+4,相联存储器是指其中任一存储项内容作为地址来存取的存储器。选用来寻址存储器的子段叫做关键字，简称“键”。这样，存放在相联存储器中的项可以看成具有下列格式：KEY，DATA 其中KEY是地址，DATA是被读写信息。相联存储器的基本原理是把存储单元所存内容的某一部分作为 检索项(即关键字项)，去检索该存储器，并将存储器中与该检 索项符合的存储单元内容进行读出或写入。,相联存储器单元结构,比较结果,存储数据输出,屏蔽控制,读写控制,2.相联存储器的组成,3.相联存储器举例,设存储器有W个字，字长n位。CR位比较寄存器，字长也为n位，存放要比较的数（或要检索的内容）。MR为屏蔽寄存器，与CR配合适用，字长也为n位。当按比较数的部分内容进行检索时，相应地把MR中要比较的位设置成“1”，不要比较的位设置成“0”。图中表示需要按26位的内容进行比较，所以 MR的26位为“1”，其余各位均置“0”。置成“1”的字段称为关键字段。SRR为查找结果寄存器，字长为W位，假如比较结果第i个字满足要求，则SRR中的第i位为“1”，其余各位均为“0”，若同时有n个字满足要求，则相应地就有n位为“1”。,有的相联存储器还设置有字选择寄存器WSR，用来确定哪些字参与检索，若字选择寄存器某位为“1”，则表示其对应的存储字参与检索；若某位为“0”，则表示其对应的存储字不参与检索。下面举例说明：,假如某高校学生入学考试总成绩已存入相联存储器，如图所示。要求列出“总分”在560分和600分范围内的考生名单。可以用二次查找完成：第一次找出“总分”大于559分的考生名单；第二次从名单中再找出总分小于601分的考生；因此分别将559分和601分作为关键字段内容置于比较寄存器中。,在计算机系统中，相联存储器主要用于虚拟存储器中存放分段表、页表和快表；在高速缓冲存储器中，相联存储器作为存放cache的行地址之用。这是因为在这两种应用中，都需要快速查找。,为了进行检索，还要求相联存储器能进行各种比较操作（相等、不等、小于、大于、求最大值和最小值等）。比较操作是并行进行的，即CR中的关键字段与存储器的所有W个字的相应字段同时进行比较。这由相联存储器的具体电路实现，极大地提高了处理速度。,