FPGA原理及应用-VHDL设计初步.ppt

FPGA 原理及应用,第 4 章 VHDL设计初步,原理图输入与 VHDL文本输入设计的区别Graphic is what you draw is what you get“tell me what hardware you want and I will give it to you”VHDL is what you write is what functional you get“tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job”but the designer can not control how the circuit implement,是什么是VHDL？,Very high speed integrated Hardware Description Language(VHDL)是IEEE、工业标准硬件描述语言用语言的方式而非图形等方式描述硬件电路容易修改容易保存特别适合于设计的电路有：复杂组合逻辑电路，如：译码器、编码器、加减法器、多路选择器、地址译码器.状态机等等.,VHDL的功能和标准,VHDL 描述输入端口输出端口电路的行为和功能VHDL有过两个标准：IEEE Std 1076-1987(called VHDL 1987)IEEE Std 1076-1993(called VHDL 1993),VHDL Synthesis vs.other HDLs Synthesis,VHDL:“tell me how your circuit should behave and I will give you hardware that does the job”ABEL,PALASM,AHDL:“tell me what hardware you want and I will give it to you”,Why using VHDL instead of Graphic,Easy to ModifyIt is more powerful than GraphicVHDL is a portable language becauseis device independentthe same code can be applied to Device manufactured by Company A or Company B,4.1 概述,4.1.1 常用硬件描述语言简介,常用硬件描述语言有VHDL、Verilog和ABEL语言。VHDL起源于美国国防部的VHSIC，Verilog起源于集成电路的设计，ABEL则来源于可编程逻辑器件的设计。下面从使用方面将三者进行对比。(1)逻辑描述层次：一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电路的行为；Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。,4.1 概述,4.1.1 常用硬件描述语言简介,(2)设计要求：VHDL进行电子系统设计时可以不了解电路的结构细节，设计者所做的工作较少；Verilog和ABEL语言进行电子系统设计时需了解电路的结构细节，设计者需做大量的工作。(3)综合过程：任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受。因此，VHDL语言源程序的综合通常要经过行为级RTL级门电路级的转化，VHDL几乎不能直接控制门电路的生成。而Verilog语言和ABEL语言源程序的综合过程要稍简单，即经过RTL级门电路级的转化，易于控制电路资源。,4.1 概述,4.1.1 常用硬件描述语言简介,(4)对综合器的要求：VHDL描述语言层次较高，不易控制底层电路，因而对综合器的性能要求较高，Verilog和ABEL对综合器的性能要求较低。(5)支持的EDA工具：支持VHDL和Verilog的EDA工具很多，但支持ABEL的综合器仅仅Dataio一家。(6)国际化程度：VHDL和Verilog已成为IEEE标准，而ABEL正朝国际化标准努力。,4.1 概述,4.1.2 VHDL的优点,VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底，IEEE公布了VHDL的标准版本(IEEE-1076)。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与Verilog语言将承担起几乎全部的数字系统设计任务。,4.1 概述,4.1.2 VHDL的优点,(1)VHDL具有更强的行为描述能力。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件已不成问题，只是在综合与优化效率上略有差异。(2)VHDL具有丰富的仿真语句和库函数，使得在任何大系统的设计早期，就能查验设计系统的功能可行性，随时可对系统进行仿真模拟，使设计者对整个工程的结构和功能可行性做出判断。,4.1 概述,4.1.2 VHDL的优点,(3)VHDL语句的行为描述能力和程序结构，决定了它具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效、高速的完成必须有多人甚至多个开发组共同并行工作才能实现，VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有利的支持。,4.2 多路选择器的VHDL描述,4.2.1 2选1多路选择器的VHDL描述,【例4-1】ENTITY mux21a IS PORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=0 ELSE b;END ARCHITECTURE one;,实体,结构体,图4-1 mux21a实体,图4-2 mux21a结构体,4.2 多路选择器的VHDL描述,4.2.1 2选1多路选择器的VHDL描述,【例4-2】ENTITY e_name IS PORT(p_name:port_m data_type;.p_namei:port_mi data_type);END ENTITY e_name;【例4-2】ENTITY e_name IS PORT(p_name:port_m data_type;.p_namei:port_mi data_type);END e_name;,4.2 多路选择器的VHDL描述,4.2.1 2选1多路选择器的VHDL描述,【例4-3】ENTITY mux21a IS PORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s=0 THEN y=a;ELSE y=b;END IF;END PROCESS;END ARCHITECTURE one;,4.2 多路选择器的VHDL描述,4.2.1 2选1多路选择器的VHDL描述,图4-3 mux21a功能时序波形,4.2 多路选择器的VHDL描述,4.2.1 2选1多路选择器的VHDL描述,一个的VHDL程序(或称为设计实体)包括两个基本组成部分：实体说明和实体对应的结构体说明。实体说明用于描述该设计实体与外界的接口信号说明，是可视部分；结构体说明用于描述该设计实体内部工作的逻辑关系，是不可视部分。在一个实体中，可以含有一个或一个以上的结构体，而在每一个结构体中又可以含有一个或多个进程以及其他的语句。根据需要，实体还可以有配置说明语句。配置说明语句主要用于以层次化的方式对特定的设计实体进行元件例化，或是为实体选定某个特定的结构体。,4.2 多路选择器的VHDL描述,4.2.1 2选1多路选择器的VHDL描述,4.2 多路选择器的VHDL描述,4.2.2 相关语句结构和语法说明-实体,实体是一个设计实体的表层设计单元，其功能是对这个设计实体与外部电路进行接口描述。它规定了设计单元的输入输出接口信号或引脚，是设计实体经封装后对外的一个通信界面。1实体语句结构实体说明单元的常用语句结构如下：ENTITY 实体名 IS GENERIC(类属表)；PORT(端口表)；END ENTITY 实体名；,4.2 多路选择器的VHDL描述,4.2.2 相关语句结构和语法说明,实体说明单元必须以语句“ENTITY 实体名IS”开始，以语句“END ENTITY 实体名；”结束，其中的实体名是设计者自己给设计实体的命名，可作为其他设计实体对该设计实体进行调用时用。中间在方括号内的语句描述，在特定的情况下并非是必须的。例如构建一个VHDL仿真测试基准等情况中可以省去方括号中的语句。,4.2 多路选择器的VHDL描述,4.2.2 相关语句结构和语法说明,2类属(GENERIC)说明语句 类属(GENERIC)参量是一种端口界面常数，常以一种说明的形式放在实体或块结构体前的说明部分。类属为所说明的环境提供了一种静态信息通道，类属的值可以由设计实体外部提供。因此，设计者可以从外面通过类属参量的重新设定而容易地改变一个设计实体或一个元件的内部电路结构和规模。,4.2 多路选择器的VHDL描述,4.2.2 相关语句结构和语法说明,类属说明的一般书写格式如下：GENERIC(常数名；数据类型：设定值；常数名：数据类型：设定值)；类属参量以关键词GENERIC引导一个类属参量表，在表中提供时间参数或总线宽度等静态信息。类属表说明用于确定设计实体和其外部环境通信的参数，传递静态的信息。类属说明在所定义的环境中的地位十分接近常数，但却能从环境(如设计实体)外部动态地接受赋值，其行为又有点类似于端口PORT。因此，常如以上的实体定义语句那样，将类属说明放在其中，且放在端口说明语句的前面。,4.2 多路选择器的VHDL描述,4.2.2 相关语句结构和语法说明,【例】ENTITY MCK IS GENERIC(WIDTH：INTEGER:=16)；PORT(ADD_BUS：OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0)；.在这里，GENERIC语句对实体MCK的作为地址总线的端口ADD_BUS的数据类型和宽度作了定义，即定义ADD_BUS为一个16位的位矢量。,4.2 多路选择器的VHDL描述,4.2.2 相关语句结构和语法说明,【例】2输入与门的实体描述。ENTITY AND2 IS GENERIC(RISEW：TIME:=1 ns；FALLW：TIME:=1 ns)；PORT(A1：IN STD_LOGIC；A0：IN STD_LOGIC；Z0：OUT STD_LOGIC)；END ENTITY AND2；这是一个准备作为2输入与门的设计实体的实体描述，在类属说明中定义参数RISEW为上沿宽度，FALLW为下沿宽度，它们分别为 1 ns，这两个参数用于仿真模块的设计。,4.2 多路选择器的VHDL描述,4.2.2 相关语句结构和语法说明,3PORT端口说明 由PORT引导的端口说明语句是对于一个设计实体界面的说明。实体端口说明的一般书写格式如下：PORT(端口名：端口模式 数据类型；端口名：端口模式 数据类型)；,4.2 多路选择器的VHDL描述,4.2.2 相关语句结构和语法说明,端口名是设计者为实体的每一个对外通道所取的名字；端口模式是指这些通道上的数据流动方式，如输入或输出等；数据类型是指端口上流动的数据的表达格式。由于VHDL是一种强类型语言，它对语句中的所有操作数的数据类型都有严格的规定。一个实体通常有一个或多个端口，端口类似于原理图部件符号上的管脚。实体与外界交流的信息必须通过端口通道流入或流出。,4.2 多路选择器的VHDL描述,4.2.2 相关语句结构和语法说明,4.端口模式,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,结构体是用于描述设计实体的内部结构以及实体端口间的逻辑关系。一般地，一个完整的结构体由两个基本层次组成：对数据类型、常数、信号、子程序和元件等元素的说明部分。描述实体逻辑行为的，以各种不同的描述风格表达的功能描述语句。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,结构体将具体实现一个实体。每个实体可以有多个结构体，但同一结构体不能为不同的实体所拥有。对于具有多个结构体的实体，必须用CONFIGURATION配置语句指明用于综合的结构体和用于仿真的结构体，即在综合后的可映射于硬件电路的设计实体中，一个实体只对应一个结构体。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,1.结构体的一般语句格式 结构体的语句格式如下：ARCHITECTURE 结构体名 OF 实体名 IS 说明语句 BEGIN 功能描述语句 END ARCHITECTURE 结构体名；其中，实体名必须是所在设计实体的名字，而结构体名可以由设计者自己选择，但当一个实体具有多个结构体时，结构体的取名不可重复。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,2结构体说明语句 结构体中的说明语句是对结构体的功能描述语句中将要用到的信号(SIGNAL)、数据类型(TYPE)、常数(CONSTANT)、元件(COMPONENT)、函数(FUNCTION)和过程(PROCEDURE)等加以说明的语句。但在一个结构体中说明和定义的数据类型、常数、元件、函数和过程只能用于这个结构体中，若希望其能用于其他的实体或结构体中，则需要将其作为程序包来处理。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,3功能描述语句结构 有五种不同类型的，以并行方式工作的语句结构。而在每一语句结构的内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句。各语句结构的基本组成和功能分别是：(1)块语句是由一系列并行执行语句构成的组合体，它的功能是将结构体中的并行语句组成一个或多个模块。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,(2)进程语句定义顺序语句模块，用以将从外部获得的信号值，或内部的运算数据向其他的信号进行赋值。(3)信号赋值语句将设计实体内的处理结果向定义的信号或界面端口进行赋值。(4)子程序调用语句用于调用一个已设计好的子程序。(5)元件例化语句对其他的设计实体作元件调用说明，并将此元件的端口与其他的元件、信号或高层次实体的界面端口进行连接。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,【例4-1】ENTITY mux21a IS PORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=0 ELSE b;END ARCHITECTURE one;,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,4.赋值符号和数据比较符号,赋值符“=”,表式中的等号“=”没有赋值的含义，只是一种数据比较符号。输出结果数据类型是布尔数据类型BOOLEAN。BOOLEAN取值分别是：true false,y=a WHEN s=0 ELSE b;,端口a的数据向y输出，经历模拟器最小分辨时间，两边信号的数据类型必须一致,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,5.WHEN_ELSE条件信号赋值语句,赋值目标=表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE.表达式；,z=a WHEN p1=1 ELSE b WHEN p2=1 ELSE c;,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,【例4-2】ENTITY mux21a IS PORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e:BIT;BEGINd=a AND(NOT S);e=b AND s;y=d OR e;END ARCHITECTURE one;,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,7.逻辑操作符 p105,AND、OR、NOT,6.信号定义语句,SIGNAL d,e:BIT;,NAND、NOR、XOR、XNOR,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,VHDL的各种表达式由操作数和操作符组成，其中操作数是各种运算的对象，而操作符则规定运算的方式。,1操作符种类及对应的操作数类型 在VHDL中，有四类操作符，即逻辑操作符(Logical Operator)、关系操作符(Relational Operator)和算术操作符(Arithmetic Operator)，此外还有重载操作符(Overloading Operator)。前三类操作符是完成逻辑和算术运算的最基本的操作符的单元，重载操作符是对基本操作符作了重新定义的函数型操作符。各种操作符所要求的操作数的类型详见表3.2，操作符之间的优先级别见表3.3。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,表3.2 VHDL操作符列表,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,表3.2 VHDL操作符列表,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,表3.3 VHDL操作符优先级,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,2各种操作符的使用说明(1)严格遵循在基本操作符间操作数是同数据类型的规则；严格遵循操作数的数据类型必须与操作符所要求的数据类型完全一致的规则。(2)注意操作符之间的优先级别。当一个表达式中有两个以上的算符时，可使用括号将这些运算分组。(3)关系操作符的作用是将相同数据类型的数据对象进行数值比较(=、/=)或关系排序判断(、=)，并将结果以布尔类型(BOOTLEAN)的数据表示出来，即TRUE或FALSE两种。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,(5)在表3.2中所列的17种算术操作符可以分为求和操作符、求积操作符、符号操作符、混合操作符、移位操作符等五类操作符。,求和操作符包括加减操作符和并置操作符。加减操作符的运算规则与常规的加减法是一致的，VHDL规定它们的操作数的数据类型是整数。并置运算符(&)的操作数的数据类型是一维数组，可以利用并置符将普通操作数或数组组合起来形成各种新的数组。例如“VH”&“DL”的结果为“VHDL”；“0”&“1”的结果为“01”，连接操作常用于字符串。但在实际运算过程中，要注意并置操作前后的数组长度应一致。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,求积操作符包括*(乘)、/(除)、MOD(取模)和REM(取余)四种操作符。VHDL规定，乘与除的数据类型是整数和实数(包括浮点数)。在一定条件下，还可对物理类型的数据对象进行运算操作。但需注意的是，虽然在一定条件下，乘法和除法运算是可综合的，但从优化综合、节省芯片资源的角度出发，最好不要轻易使用乘除操作符。对于乘除运算可以用其他变通的方法来实现。操作符MOD和REM的本质与除法操作符是一样的，因此，可综合的取模和取余的操作数必须是以2为底数的幂。MOD和REM的操作数数据类型只能是整数，运算操作结果也是整数。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,符号操作符“+”和“-”的操作数只有一个，操作数的数据类型是整数，操作符“+”对操作数不作任何改变，操作符“-”作用于操作数后的返回值是对原操作数取负，在实际使用中，取负操作数需加括号。如：Z:=X*(-Y)；。混合操作符包括乘方“*”操作符和取绝对值“ABS”操作符两种。VHDL规定，它们的操作数数据类型一般为整数类型。乘方(*)运算的左边可以是整数或浮点数，但右边必须为整数，而且只有在左边为浮点时，其右边才可以为负数。一般地，VHDL综合器要求乘方操作符作用的操作数的底数必须是2。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,六种移位操作符号SLL、SRL、SLA、SRA、ROL和ROR都是VHDL93标准新增的运算符，在1987标准中没有。VHDL93标准规定移位操作符作用的操作数的数据类型应是一维数组，并要求数组中的元素必须是BIT或BOOLEAN的数据类型，移位的位数则是整数。,其中SLL是将位矢向左移，右边跟进的位补零；SRL的功能恰好与SLL相反；ROL和ROR的移位方式稍有不同，它们移出的位将用于依次填补移空的位，执行的是自循环式移位方式；SLA和SRA是算术移位操作符，其移空位用最初的首位来填补。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,【例4-3】ENTITY mux21a IS PORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s=0 THEN y=a;ELSE y=b;END IF;END PROCESS;END ARCHITECTURE one;,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,8.条件语句 p111,IF_THEN_ELSE,IF语句必须以语句“END IF；”结束,IF 条件句 THEN 顺序语句ELSIF 条件句 THEN 顺序语句；ELSE 顺序语句；END IF,其语句结构如下：,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,8.条件语句,IF语句中至少应有一个条件句，条件句必须由布尔表达式构成。IF语句根据条件句产生的判断结果TRUE或FALSE，有条件地选择执行其后的顺序语句。如果某个条件句的布尔值为真(TRUE)，则执行该条件句后的关键词THEN后面的顺序语句，否则结束该条件的执行，或执行ELSIF或ELSE后面的顺序语句后结束该条件句的执行直到执行到最外层的END IF语句，才完成全部IF语句的执行。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,8.条件语句,K1：IF(AB)THEN OUTPUTB)检测结果为TRUE，则向信号OUTPUT赋值1，否则此信号维持原值。,4.2 多路选择器的VHDL描述,4.2.3 相关语句结构和语法说明-结构体,是放在processend引导的语句中。由 process引导的语句称为进程语句。在vhdl，所有合法的顺序语句必须放在进程语句中。,9.进程语句和顺序语句 p137,Process（a,b,s)称为进程的敏感信号表，进程中所有输入信号都放在敏感信号表中。Process语句的执行依赖于敏感信号的变化（或称事件发生）。,10.文件取名和存盘,4.3 寄存器描述及其VHDL语言现象,4.3.1 D触发器的VHDL描述,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,1.标准逻辑位数据类型STD_LOGIC,BIT数据类型定义：TYPE BIT IS(0,1);-只有两种取值,STD_LOGIC数据类型定义：TYPE STD_LOGIC IS(U,X,0,1,Z,W,L,H,-);,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,2.设计库和标准程序包,LIBRARY WORK;LIBRARY STD;USE STD.STANDARD.ALL;,使用库和程序包的一般定义表式是：LIBRARY;USE.ALL;,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,3.信号定义和数据对象,“CLKEVENT AND CLK=1”,“SIGNAL Q1：STD_LOGIC；”,4.上升沿检测表式和信号属性函数EVENT,EVENT,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,属性(ATTRIBUTE)描述与定义语句p127 VHDL中预定义属性描述语句有许多实际的应用，可用于对信号或其他项目的多种属性检测或统计。VHDL中可以具有属性的项目如下：类型、子类型；过程、函数；信号、变量、常量；实体、结构体、配置、程序包；元件；语句标号。,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,属性是以上各类项目的特性，某一项目的特定属性或特征通常可以用一个值或一个表达式来表示，通过VHDL的预定义属性描述语句就可以加以访问。属性的值与对象(信号、变量和常量)的值完全不同，在任一给定的时刻，一个对象只能具有一个值，但却可以具有多个属性。VHDL还允许设计者自己定义属性(即用户定义的属性)。,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,预定义属性描述语句实际上是一个内部预定义函数，其语句格式是：属性测试项目名属性标识符 属性测试项目即属性对象，可由相应的标识符表示，属性标识符就是列于表3.4中的有关属性名。以下仅就可综合的属性项目使用方法作一说明。,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,1)信号类属性 信号类属性中，最常用的当属EVENT。例如，语句“CLOCKEVENT”就是对以CLOCK为标识符的信号，在当前的一个极小的时间段内发生事件的情况进行检测。所谓发生事件，就是电平发生变化，从一种电平方式转变到另一种电平方式。如果在此时间段内，CLOCK由0变成1或由1变成0都认为发生了事件，于是这句测试事件发生与否的表达式将向测试语句，如IF语句，返回一个BOOLEAN值TRUE，否则为FALSE。,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,2)数据区间类属性 数据区间类属性有RANGE(N)和REVERSE_RANGE(N)，这类属性函数主要是对属性项目取值区间进行测试，返还的内容不是一个具体值，而是一个区间，它们的含义如表3.4所示。对于同一属性项目，RANGE和REVERSE_RANGE返回的区间次序相反，前者与原项目次序相同，后者相反。,4.3 寄存器描述及其VHDL语言现象,4.3.2 VHDL描述的语言现象说明,图4-4 D触发器,SIGNAL RANGE1：IN STD_LOGIC_VECTOR(0 TO 7)；FOR I IN RANGE1RANGE LOOP 本例中的FOR_LOOP语句与语句“FOR I IN 0 TO 7 LOOP”的功能是一样的，这说明RANGE1RANGE返回的区间即为位矢RANGE1定义的元素范围。如果用REVERSE RANGE，则返回的区间正好相反，是(7DOWNTO 0)。,5.不完整条件语句与时序电路,【例4-7】ENTITY COMP_BAD IS PORT(a1，b1:IN BIT;q1:OUT BIT);END;ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS(a1,b1)BEGIN IF a1 b1 THEN q1=1;ELSIF a1 b1 THEN q1=0;-未提及当a1=b1时，q1作何操作END IF;END PROCESS;END;,5.不完整条件语句与时序电路,4.3.2 VHDL描述的语言现象说明,4.3 寄存器描述及其VHDL语言现象,图4-5 例4-7的电路图（Synplify综合）,5.不完整条件语句与时序电路,4.3.2 VHDL描述的语言现象说明,4.3 寄存器描述及其VHDL语言现象,图4-6 例4-8的电路图（Synplify综合）,【例4-8】.IF a1 b1 THEN q1=1;ELSE q1=0;END IF;.,4.3.3 实现时序电路的VHDL不同表述,4.3 寄存器描述及其VHDL语言现象,【例4-9】.PROCESS(CLK)BEGINIF CLKEVENT AND(CLK=1)AND(CLKLAST_VALUE=0)THEN Q=D;-确保CLK的变化是一次上升沿的跳变 END IF;END PROCESS;,4.3.3 实现时序电路的VHDL不同表述,4.3 寄存器描述及其VHDL语言现象,【例4-10】.PROCESS(CLK)BEGINIF CLK=1 AND CLKLAST_VALUE=0-同例4-9 THEN Q=D;END IF;END PROCESS;,【例4-11】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF3 IS PORT(CLK，D:IN STD_LOGIC;Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1:STD_LOGIC;BEGIN PROCESS(CLK)BEGIN IF rising_edge(CLK)-必须打开STD_LOGIC_1164程序包 THEN Q1=D;END IF;END PROCESS;Q=Q1;-在此，赋值语句可以放在进程外，作为并行赋值语句 END;,4.3.3 实现时序电路的VHDL不同表述,4.3 寄存器描述及其VHDL语言现象,【例4-12】.PROCESS BEGIN wait until CLK=1;-利用wait语句,不必列出 敏感信号 Q=D;END PROCESS;,4.3.3 实现时序电路的VHDL不同表述,【例4-13】.PROCESS(CLK)BEGIN IF CLK=1 THEN Q=D;-利用进程的启动特性产生对CLK的边沿检测 END IF;END PROCESS;,图4-7 例4-13的时序波形,4.3.3 实现时序电路的VHDL不同表述,【例4-14】.PROCESS(CLK，D)BEGIN IF CLK=1-电平触发型寄存器 THEN Q=D;END IF;END PROCESS;,图4-8 例4-14的时序波形,KX康芯科技,4.3.4 异步时序电路设计,【例4-15】.ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2:STD_LOGIC;BEGINPRO1:PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN Q1=NOT(Q2 OR A);END IF;END PROCESS;PRO2:PROCESS(Q1)BEGIN IF Q1EVENT AND Q1=1 THEN Q2=D;END IF;END PROCESS;QQ=Q2;.,图4-9 例4-15综合后的电路（Synplify综合）,4.3.4 异步时序电路设计,4.3 寄存器描述及其VHDL语言现象,图4-10 半加器h_adder电路图及其真值表,4.4.1 半加器描述,4.4 含有层次结构的VHDL描述,图4-11 全加器f_adder电路图及其实体模块,4.4.1 半加器描述,4.4 含有层次结构的VHDL描述,4.4.1 半加器描述,4.4 含有层次结构的VHDL描述,【例4-16】LIBRARY IEEE;-半加器描述(1)：布尔方程描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder is BEGIN so=NOT(a XOR(NOT b);co=a AND b;END ARCHITECTURE fh1;,KX康芯科技,【例4-17】LIBRARY IEEE;-半加器描述(2)：真值表描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder is SIGNAL abc:STD_LOGIC_VECTOR(1 DOWNTO 0);-定义标准逻辑位矢量数据类型BEGIN abc so so so so NULL;END CASE;END PROCESS;END ARCHITECTURE fh1;,4.4.1 半加器描述,4.4 含有层次结构的VHDL描述,【例4-18】LIBRARY IEEE;-或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a；ARCHITECTURE one OF or2a IS BEGIN c=a OR b;END ARCHITECTURE one;,4.4.2 CASE语句 p114,4.4 含有层次结构的VHDL描述,1.CASE语句,CASE ISWhen=;.;；When=;.;；.WHEN OTHERS=;END CASE；,4.4 含有层次结构的VHDL描述,1.CASE语句,当执行到CASE语句时，首先计算表达式的值，然后根据条件句中与之相同的选择值，执行对应的顺序语句，最后结束CASE语句。表达式可以是一个整数类型或枚举类型的值，也可以是由这些数据类型的值构成的数组(请注意，条件句中的“=”不是操作符，它只相当于“THEN”的作用)。,4.4 含有层次结构的VHDL描述,1.CASE语句,选择值可以有四种不同的表达方式：单个普通数值，如4；数值选择范围，如(2 TO 4)，表示取值2、3或4；并列数值，如3|5，表示取值为3或者5；混合方式，以上三种方式的混合。,使用CASE语句需注意以下几点：(1)条件句中的选择值必须在表达式的取值范围内。,4.4 含有层次结构的VHDL描述,1.CASE语句,(2)除非所有条件句中的选择值能完整覆盖CAS